D램도 드디어 50나노 시대에 돌입했다.

 다른 메모리 제품도 마찬가지겠으나,  기본적으로 D램은 트랜지스터 外에도 캐패시터라는 저장체 및 고속 실현을 위한 기타 부가적인 기능이 상당수 첨가되어 있어 공정 축소 및 신뢰성 획득에 특히 난관이 많은 것으로 알려져 있다. 이에 따라, 50나노급 이하의 미세 공정부터는 혁신적인 3차원 트랜지스터 구조 等을 적용하지 않고서는 제품 구현 자체가 매우 어렵다.  

삼성전자가 지난 9월 신개념 CTF 기술을 적용한 세계 최대 용량 40나노 32기가 낸드플래시 개발 성공에 이어 이번에는 최첨단 "3차원 입체 트랜지스터" 신기술 및 "복합 유전층" 신물질을 적용, 세계 최초로 50나노 1기가 DDR2 D램 개발에 성공했다.(사진)

 50나노 공정은, 현재 양산 중인 80나노 공정에 비해 3세대 앞선 기술로, 80나노 제품 對比 생산성을 2배 향상시켰으며, 작년 삼성이 세계 최초로 개발한 60나노 공정에 비해서는 생산성이 55% 향상된 최첨단 공정 기술이다.

삼성은 금번 개발로, 개발 측면에서는 경쟁사와의 격차를 1년 이상 확대할 전망이며, 양산 측면에서도 본격 양산이 예상되는 2008년부터 독보적 수익성을 유지할 수 있는 기반을 확보했다.

특히 50나노 1기가 D램은 스피드 특성 및 데이터 저장 능력이 획기적으로 개선되었는데, 핵심 기술로는, RCAT (Recess Channel Array Transistor) 및 SEG (Selective Epitaxial Growth) 라는 두 종류의 혁신적인 3차원 입체 트랜지스터 구조 신기술이 업계 최초로 동시에 적용되었으며, "복합 유전층" 이라는 신물질도 사용되었다.

RCAT 기술은 이미 3년전인 '03.6월 세계적 권위의 반도체 학회인 VLSI 학회에서 최우수 논문으로 선정된 삼성 독자기술로 D램 셀의 트랜지스터를 3차원 방식으로 제작, 면적을 최소화 함으로써 집적도를 더욱 높이는 신개념 기술이다.

이 기술을 사용하면 기존 D램 대비 리프레시 주기를 2배 이상 개선시킬 수 있는 장점이 있는데, 칩 사이즈가 작아져도 항상 동일한 리프레시 특성을 유지할 수 있어 50 나노급 이하에서는 반드시 적용되어야 할 핵심 기술이다.

 삼성은 제품 신뢰성을 조기에 확보하기 위해 이 기술을 업계 최초로 110나노 제품부터 적용하기 시작했으며, 90/80/60/50 나노 제품에도 차례로 적용해 왔다. 결국, 이 기술은 이제 D램을 하는 회사라면 사용하지 않고서는 제품 구현이 곤란할 정도로, D램 업계에서는 이미 표준이 되어 있다.

이 기술은 '03.6월 VLSI 학회 발표 外에도 IEDM (International Electron Devices Meeting), ESSDERC (European Solid-state Device Research Conference), SSDM (Solid State Devices and Materials), IRPS (International Reliability Physics Symposium) 등 세계 유수 학회에서도 발표되어 기술의 우수성을 인정받은 바 있다.

 한편, D램 제품의 고속/저전력 특성 개선을 실현한 "3차원 트랜지스터 구조(SEG: Selective Epitaxial Growth)" 역시, 전하가 이동하는 통로인 전하 이동 면적을 최대한 확대, 저항을 감소시킴으로써 전하 이동속도를 획기적으로 개선시켰음은 물론, 저전력 구동도 가능케 한 최첨단 공정 기술이다.

이 기술도 '02년 12월 반도체 3대 학회 中 하나인 IEDM (International Electron Devices Meeting) 학회에서 최초로 발표된 이후 ESSDERC (European Solid-state Device Research Conference) 및 ISTDM (International SiGe Technology and Device Meeting) 학회 等에서 수 차례 발표된 바 있다.

50나노 이하급까지 회로 구조가 미세화 되면 셀 면적 축소에 따라 소자 구동을 위한 충분한 전하량을 얻기가 어려워 진다.

  "복합 유전층" 기술은 전하가 저장되는 유전막질에 신소재 (복합 유전층:ZrO2/Al2O3/ZrO2) 채용을 통해 D램의 데이터 저장 장소인 캐패시터의 전하 저장 능력을 극대화, 50나노급 이하 D램 구동을 위한 필요 전하량을 확보할 수 있게 한 기술이다.

기존 D램 셀 최소면적 단위는 8F2로 표시하는데, 여기서 F는 디자인 룰(Design Rule)로 가로 길이 4F와 세로 길이 2F의 곱으로 셀 면적이 정해진다.

금번 50나노 D램에는 6F2 구조를 적용하고 있다. 즉, 가로 길이 4F를 3F로 줄여서 6F2로 셀 면적을 축소함으로써 동일 디자인 룰에서 기존 D램 8F2 제품 대비 10~15% 추가 생산성 향상을 기대할 수 있게 되었다.

삼성전자는 '04년 2월 이 기술 개발에 착수,  '05년 초부터 100나노 일부 제품에 적용하기 시작하였으며, 올해 업계 최초로 양산 개시한 80나노급부터는 D램에 전면 적용하고 있다.

이번에 개발된 50나노 기술은 초고속 동작은 물론 저소비 전력 특성이 강화된 설계 기술로, 대용량 PC向 D램, 초고속 동작이 요구되는 그래픽 D램, 저전력과 대용량이 동시에 요구되는 모바일 D램 등 모든 D램에 확대 적용이 가능하다.

삼성은 금번 50나노 D램 제품을 '08년 1/4분기에 출시할 예정인데, 이 50나노급 D램의 시장 창출 규모는 도입기인 '08년 50억불을 시작으로, '11년까지 누계로는 550억불에 육박할 전망이다.